Modeling and simulation of high level leakage power reduction techniques for 7T SRAM cell design
Modeliranje in simulacije tehnik znižanja visoke stopnje izgub v 7T SRAM celici

1. PDF datoteka (126 kB)

1. TXT datoteka (18 kB)

Izvoz v EndNote (RIS format)

Avtor(ji)

Akashe, Shyam (avtor)
Bhushan, Sushil (avtor)
Sharma, Sanjay (avtor)

Jezik

angleški

Vir

Informacije MIDEM

Leto

2012

Številčenje

letnik 42, številka 2

Vsebina

topologija vezja SRAM celica izgube zakasnitve šum

Založnik

Strokovno društvo za mikroelektroniko, elektronske sestavne dele in materiale

Izvor

Strokovno društvo za mikroelektroniko, elektronske sestavne dele in materiale
(Obvezni izvod spletne publikacije)

Pravice

URN

URN:NBN:SI:doc-LVE5RU29

COBISSID

9955924

Objavljeno

18.12.2015

Metapodatki

Citiranje

APA:

Akashe, Shyam, Bhushan, Sushil, Sharma, Sanjay (2012). Modeling and simulation of high level leakage power reduction techniques for 7T SRAM cell design. Informacije MIDEM, letnik 42, številka 2, str. 83-87. URN:NBN:SI:doc-LVE5RU29 from http://www.dlib.si

MLA:

Akashe, Shyam, Bhushan, Sushil, Sharma, Sanjay. "Modeling and simulation of high level leakage power reduction techniques for 7T SRAM cell design." Informacije MIDEM letnik 42. številka 2 (2012) str. 83-87.
<http://www.dlib.si/?URN=URN:NBN:SI:doc-LVE5RU29>

Informacije MIDEM
1986-
(Zbirni zapis)

Modeling and simulation of high level leakage power reduction techniques for 7T SRAM cell designModeliranje in simulacije tehnik znižanja visoke stopnje izgub v 7T SRAM celici

Modeling and simulation of high level leakage power reduction techniques for 7T SRAM cell design
Modeliranje in simulacije tehnik znižanja visoke stopnje izgub v 7T SRAM celici