Implementation of VIP for bus interface logic of 32-bit processor using System Verilog

URN:NBN:SI:DOC-TI0W1SYH2018Arun Samuel, T. S.Jagatheeswari, P.Neels Ponkumar, D. Daviddocuments/doc/T/URN_NBN_SI_doc-TI0W1SYH_001.pdfdocuments/doc/T/URN_NBN_SI_doc-TI0W1SYH_001.txt448articlestr. 205-2110352-9045305086720URN:NBN:SI:doc-TI0W1SYHengStrokovno društvo za mikroelektroniko, elektronske sestavne dele in materialeInformacije MIDEMInCACEAMBAčasovnikintelektualna lastninamikroelektronikaUARTverifikacijaVerilog (računalniški jezik)Implementation of VIP for bus interface logic of 32-bit processor using System VerilogUporaba VIP za vmesnik logičnega vodila 32-bitnega procesorja s uporabo System Verilog