URN:NBN:SI:DOC-EY2857V22009Horvat, RobertJezernik, Kareldocuments/doc/E/URN_NBN_SI_doc-EY2857V2_001.pdfdocuments/doc/E/URN_NBN_SI_doc-EY2857V2_001.txt576articlestr. 305-3100013-585213766166URN:NBN:SI:doc-EY2857V2slvElektrotehniška zveza SlovenijeElektrotehniški vestnikInCdogodkovno vodenjeDSP sistemDSP systemevent directionFPGA circuitFPGA vezjePLLVHDLFPGA implementacija generatorja profila s pomočjo PLLFPGA implementation of PLL - based profile generator