URN:NBN:SI:DOC-4JZ2NUGC2011Bürmen, ArpadFajfar, IztokPuhan, JanezTuma, Tadejdocuments/doc/4/URN_NBN_SI_doc-4JZ2NUGC_001.pdfdocuments/doc/4/URN_NBN_SI_doc-4JZ2NUGC_001.txt1/278articlestr. 31-352232-32288570964URN:NBN:SI:doc-4JZ2NUGCengElektrotehniška zveza SlovenijeElektrotehniški vestnikInCdigital ASIC designdigital sircuit synthesisnačrtovanje digitalnih integriranih vezijoptimizacija na tranzistorskem nivojupre-designed cellssinteza digitalnih vezijsplošni osnovni gradnikitransistor-level cell optimisationTransistor level optimisation of digital cells